AD9689BBPZ-2000

AD9689 è un ADC duale a 14bit e 2GSPS. È dotato di un circuito sample-and-hold e un buffer integrato per garantire facilità di utilizzo, piccole dimensioni e basso consumo. Questo prodotto è progettato per supportare le applicazioni di comunicazione con capacità di campionamento diretto dei segnali analogici a banda larga di fino a 5GHz. I due core dell'ADC è caratterizzato da un'architettura pipeline differenziale multistadio con logica di correzione degli errori di output integrata. Ogni ADC è dotato anche di ingressi a banda larga che supportano una varietà di range di ingresso selezionabili dall'utente. Un riferimento di tensione integrato facilita le considerazioni di design. L'ingresso analogico e i segnali di clock sono input differenziali. Le uscite di dati dell'ADC sono connesse internamente a quattro DDC attraverso un mux crossbar. Le applicazioni tipiche includono: ricevitori digitali multimodali e multi banda in diversità, 3G/4G, TD-SCDMA, W-CDMA e GSM, LTE, LTE-A, sistemi di test e misurazione elettronici, radar a schiere di antenna e warfare elettronico, path di ricezione in upstream CMTS basati su DOCSIS 3.0, ricevitori di reverse path digitali HFC,

• Densità di rumore: -154,2dBFS/Hz a 2GSPS a tensione di fondo scala = 1,7V p-p
• SFDR a 2GSPS di codifica: 78dBFS a 900MHz AIN a -2dBFS; tensione di fondo scala = 1,1V p-p
• SNR a 2GSPS di codifica: 62,7dBFS a 900MHz AIN a -2dBFS; tensione di fondo scala = 1,1V p-p
• Funzionamento con alimentazione DC di 0,975V, 1,9V e 2,5V
• BW a piena potenza di input analogico: 9GHz (-3dB); bit di rilevamento di ampiezza per implementazione efficiente del controllo AGC
• Filtri FIR programmabili per l'equalizzazione delle perdite del canale analogico
• 2 processori digitali a banda larga integrati per canale (NCO 48bit)
• Supporta scritture di SPI a 100MHz e letture di SPI a 50MHz, clock con divisore intero per 2 e per 4 opzionale
• Dither incorporato
• Package BGA a 196 sfere, temperatura di esercizio da -40°C a 85°C

Note

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