AD9512BCPZ

AD9512 fornisce una distribuzione di clock multi-output in un design che offre basso jitter e basso rumore di fase, per massimizzare le performance dei convertitori di dati. Questa parte è perfetta per le applicazioni con requisiti di jitter e rumore di fase esigenti. Presenta cinque uscite di clock indipendenti. Ogni uscita ha un divisore programmabile che può essere bypassato o impostato per la divisione per qualsiasi intero fino a 32. La fase di una uscita di clock relativa a un'altra uscita di clock può essere variata per mezzo di una funzione di selezione di fase del divisore che funge da regolazione grezza della temporizzazione. Una delle uscite LVDS/CMOS presenta un elemento di delay programmabile con range di fino a 10ns di ritardo. Le applicazioni includono: distribuzione di clock a basso rumore di fase e basso jitter, clock di ADC, DAC, DDS, DDC, DUC ed MxFE ad alta velocità, transceiver wireless ad alta prestazione, strumentazioni ad alte performance e infrastrutture broadband.

• Due ingressi di clock differenziali a 1,6GHz
• 5 divisori programmabili, da 1 a 32, tutti interi
• Selezione di fase per la regolazione grezza del ritardo da output a output
• 3 uscite LVPECL a 1,2GHz indipendenti; jitter aggiunto in uscita: 225fs rms
• 2 uscite di clock LVDS/CMOS a 800MHz/250MHz indipendenti; porta di controllo seriale
• Frequenza di ingresso: 1,6GHz (max, VS = 3,3V ±5%, TA = 25°C)
• Frequenza di uscita: 800MHz (max, VS = 3,3V ±5%, TA = 25°C)
• Tempo di salita di uscita: 681ps (tipico, dal 20% all'80%, CLOAD = 3pF)
• Tempo di discesa di uscita: 646ps (tipico, dall'80% al 20%, CLOAD = 3pF)
• Package LFCSP a 48 piedini, temperatura di esercizio: da -40°C a +85°C

Note

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